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#ifndef _DT_BINDINGS_RESET_IPQ_GCC_IPQ9650_H
#define _DT_BINDINGS_RESET_IPQ_GCC_IPQ9650_H

#define GCC_ADSS_BCR						0
#define GCC_ADSS_PWM_CLK_ARES					1
#define GCC_APC0_VOLTAGE_DROOP_DETECTOR_BCR			2
#define GCC_APC0_VOLTAGE_DROOP_DETECTOR_GPLL0_CLK_ARES		3
#define GCC_APSS_AHB_CLK_ARES					4
#define GCC_APSS_ATB_CLK_ARES					5
#define GCC_APSS_AXI_CLK_ARES					6
#define GCC_APSS_TS_CLK_ARES					7
#define GCC_BOOT_ROM_AHB_CLK_ARES				8
#define GCC_BOOT_ROM_BCR					9
#define GCC_CMN_12GPLL_AHB_CLK_ARES				10
#define GCC_CMN_12GPLL_APU_CLK_ARES				11
#define GCC_CMN_12GPLL_SYS_CLK_ARES				12
#define GCC_CMN_BLK_BCR						13
#define GCC_CMN_LDO_CLK_ARES					14
#define GCC_CPUSS_TRIG_CLK_ARES					15
#define GCC_GP1_CLK_ARES					16
#define GCC_GP2_CLK_ARES					17
#define GCC_GP3_CLK_ARES					18
#define GCC_MDIO_AHB_CLK_ARES					19
#define GCC_MDIO_BCR						20
#define GCC_NSSCC_CLK_ARES					21
#define GCC_NSSCFG_CLK_ARES					22
#define GCC_NSSNOC_ATB_CLK_ARES					23
#define GCC_NSSNOC_MEMNOC_1_CLK_ARES				24
#define GCC_NSSNOC_MEMNOC_CLK_ARES				25
#define GCC_NSSNOC_NSSCC_CLK_ARES				26
#define GCC_NSSNOC_PCNOC_1_CLK_ARES				27
#define GCC_NSSNOC_QOSGEN_REF_CLK_ARES				28
#define GCC_NSSNOC_SNOC_1_CLK_ARES				29
#define GCC_NSSNOC_SNOC_CLK_ARES				30
#define GCC_NSSNOC_TIMEOUT_REF_CLK_ARES				31
#define GCC_NSSNOC_XO_DCD_CLK_ARES				32
#define GCC_NSS_BCR						33
#define GCC_NSS_TS_CLK_ARES					34
#define GCC_PCIE0PHY_PHY_BCR					35
#define GCC_PCIE0_AHB_CLK_ARES					36
#define GCC_PCIE0_AHB_RESET					37
#define GCC_PCIE0_AUX_CLK_ARES					38
#define GCC_PCIE0_AUX_RESET					39
#define GCC_PCIE0_AXI_M_CLK_ARES				40
#define GCC_PCIE0_AXI_M_RESET					41
#define GCC_PCIE0_AXI_M_STICKY_RESET				42
#define GCC_PCIE0_AXI_S_BRIDGE_CLK_ARES				43
#define GCC_PCIE0_AXI_S_CLK_ARES				44
#define GCC_PCIE0_AXI_S_RESET					45
#define GCC_PCIE0_AXI_S_STICKY_RESET				46
#define GCC_PCIE0_BCR						47
#define GCC_PCIE0_CORE_STICKY_RESET				48
#define GCC_PCIE0_LINK_DOWN_BCR					49
#define GCC_PCIE0_PHY_BCR					50
#define GCC_PCIE0_PIPE_CLK_ARES					51
#define GCC_PCIE0_PIPE_RESET					52
#define GCC_PCIE1PHY_PHY_BCR					53
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#define GCC_PCIE1_AHB_RESET					55
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#define GCC_PCIE1_AUX_RESET					57
#define GCC_PCIE1_AXI_M_CLK_ARES				58
#define GCC_PCIE1_AXI_M_RESET					59
#define GCC_PCIE1_AXI_M_STICKY_RESET				60
#define GCC_PCIE1_AXI_S_BRIDGE_CLK_ARES				61
#define GCC_PCIE1_AXI_S_CLK_ARES				62
#define GCC_PCIE1_AXI_S_RESET					63
#define GCC_PCIE1_AXI_S_STICKY_RESET				64
#define GCC_PCIE1_BCR						65
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#define GCC_PCIE1_LINK_DOWN_BCR					67
#define GCC_PCIE1_PHY_BCR					68
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#define GCC_PCIE1_PIPE_RESET					70
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#define GCC_PCIE2_AHB_RESET					73
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#define GCC_PCIE2_AUX_RESET					75
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#define GCC_PCIE2_AXI_M_RESET					77
#define GCC_PCIE2_AXI_M_STICKY_RESET				78
#define GCC_PCIE2_AXI_S_BRIDGE_CLK_ARES				79
#define GCC_PCIE2_AXI_S_CLK_ARES				80
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#define GCC_PCIE2_AXI_S_STICKY_RESET				82
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#define GCC_PCIE2_PIPE_RESET					88
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#define GCC_PCIE3_AHB_RESET					91
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#define GCC_PCIE3_AUX_RESET					93
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#define GCC_PCIE3_LINK_DOWN_BCR					103
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#define GCC_PCIE4_AXI_S_STICKY_RESET				118
#define GCC_PCIE4_BCR						119
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#define GCC_PCIE4_LINK_DOWN_BCR					121
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#define GCC_QDSS_BCR						127
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#define GCC_QDSS_DAP_CLK_ARES					130
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#define GCC_QDSS_EUD_AT_CLK_ARES				132
#define GCC_QDSS_STM_CLK_ARES					133
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#define GCC_QDSS_TS_CLK_ARES					140
#define GCC_QPIC_AHB_CLK_ARES					141
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#define GCC_QUPV3_BCR						149
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#define GCC_USB1_BCR						197
#define GCC_USB1_MASTER_CLK_ARES				198
#define GCC_USB1_MOCK_UTMI_CLK_ARES				199
#define GCC_USB1_PHY_CFG_AHB_CLK_ARES				200
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#define GCC_USB_BCR						203
#define GCC_UNIPHY1_XLGPCS_ARES					204
#define GCC_UNIPHY2_XLGPCS_ARES					205
#endif
